modelism2020版(語言仿真軟件)
詳情介紹
Mentor公司的modelism是業(yè)內(nèi)最優(yōu)秀的HDL語言仿真軟件,能夠?yàn)橛脩籼峁┯押玫姆抡姝h(huán)境,小編帶來的modelism是目前使用較多的版本,不管是工作還是學(xué)習(xí)都相當(dāng)?shù)牟诲e(cuò),比較適合學(xué)習(xí)和個(gè)人用戶使用。modelism也是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器,采用直接優(yōu)化的便以技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù),編譯仿真速度快,編譯的代碼與平臺(tái)無關(guān),便于保護(hù)IP核,個(gè)性化的圖形界面和用戶接口,為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段,是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。
如果用戶是一位硬件開發(fā)人員,那么這款modelism就是你用來進(jìn)行硬件模擬仿真的好助手,有需要的個(gè)人用戶趕緊下載使用吧。
· 單內(nèi)核VHDL和Verilog混合仿真;
· 源代碼模版和助手,項(xiàng)目管理;
· 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能;
· C和Tcl/Tk接口,C調(diào)試;
· 對(duì)SystemC的直接支持,和HDL任意混合;
· 支持SystemVerilog的設(shè)計(jì)功能;
· 對(duì)系統(tǒng)級(jí)描述語言的最全面支持,SystemVerilog,SystemC,PSL;
· ASIC Sign off。
· 可以單獨(dú)或同時(shí)進(jìn)行行為(behavioral)、RTL級(jí)、和門級(jí)(gate-level)的代碼。
*單一內(nèi)核無縫地進(jìn)行VHDL和Verilog混合仿真
*與機(jī)器和版本無關(guān),便于數(shù)據(jù)移植和庫維護(hù)
*與機(jī)器無關(guān)的編譯代碼編于保護(hù)和利用IP
*簡(jiǎn)單易用和豐富的圖形用戶界面,快速全面調(diào)試
*Tcl/Tk用戶可定制仿真器
*完全支持VHDL/Verilog國際標(biāo)準(zhǔn),完全支持Verilog 2001
*支持眾多的ASIC和FPGA廠家?guī)?br /> *集成的Performance analyzer幫助分析性能瓶頸,加速仿真
*靈活的執(zhí)行模式,Debug模式可以進(jìn)行高效的調(diào)試,效率模式大幅度提高仿真速度
*加強(qiáng)的代碼覆蓋率功能Code coverage,能報(bào)告出statement 、branch、condition、
* expression、toggle、fsm等多種覆蓋率情況,進(jìn)一步提高了測(cè)試的完整性
*同一波形窗口可以顯示多組波形,并且能進(jìn)行多種模式的波形比較(Wave Compare)
*先進(jìn)的功能,可以方便地訪問VHDL或者VHDL和Verilog 混合設(shè)計(jì)中的下層模塊的信號(hào),便于設(shè)計(jì)調(diào)
*支持加密IP
*集成的 C調(diào)試器,支持 用C 語言完成測(cè)試平臺(tái)和模塊
*支持64位的系統(tǒng)
2、接下來,點(diǎn)擊Create new File,在彈出的對(duì)話框中填寫文件名,比如led.v,add file as type,選擇verilog,點(diǎn)擊ok。因?yàn)槲覀円肕odelsim仿真,一般要有測(cè)試文件,再添加一個(gè)即可,和添加led.v步驟一樣。我起名為tb_led.v
3、分別雙擊文件名,進(jìn)入編輯模式。編寫代碼。保存后,將鼠標(biāo)放在其中一個(gè)文件,右鍵,compile->compile all。編譯通過后,會(huì)提示
# Compile of tb_led.v was successful.
# 2 compiles, 0 failed with no errors.
就可以進(jìn)行仿真了
4、點(diǎn)擊Simulate->start Simulation。記得把optimizationqian2的勾選去掉,點(diǎn)擊work前的加號(hào),選擇測(cè)試文件,比如我寫的是tb_led.v。ok。出現(xiàn)wave,現(xiàn)在把波形加進(jìn)去。在 tb_led文件右鍵 Add->To wave ->All items in design。開始運(yùn)行仿真,點(diǎn)擊像一本書旁邊帶雙箭頭的圖標(biāo)。再點(diǎn)擊放大鏡可以調(diào)節(jié)波形的時(shí)間軸的坐標(biāo)
如果用戶是一位硬件開發(fā)人員,那么這款modelism就是你用來進(jìn)行硬件模擬仿真的好助手,有需要的個(gè)人用戶趕緊下載使用吧。
modelism功能特色
· RTL和門級(jí)優(yōu)化,本地編譯結(jié)構(gòu),編譯仿真速度快,跨平臺(tái)跨版本仿真;· 單內(nèi)核VHDL和Verilog混合仿真;
· 源代碼模版和助手,項(xiàng)目管理;
· 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能;
· C和Tcl/Tk接口,C調(diào)試;
· 對(duì)SystemC的直接支持,和HDL任意混合;
· 支持SystemVerilog的設(shè)計(jì)功能;
· 對(duì)系統(tǒng)級(jí)描述語言的最全面支持,SystemVerilog,SystemC,PSL;
· ASIC Sign off。
· 可以單獨(dú)或同時(shí)進(jìn)行行為(behavioral)、RTL級(jí)、和門級(jí)(gate-level)的代碼。
modelism特點(diǎn)
*采用直接編譯結(jié)構(gòu),編譯仿真速度最快*單一內(nèi)核無縫地進(jìn)行VHDL和Verilog混合仿真
*與機(jī)器和版本無關(guān),便于數(shù)據(jù)移植和庫維護(hù)
*與機(jī)器無關(guān)的編譯代碼編于保護(hù)和利用IP
*簡(jiǎn)單易用和豐富的圖形用戶界面,快速全面調(diào)試
*Tcl/Tk用戶可定制仿真器
*完全支持VHDL/Verilog國際標(biāo)準(zhǔn),完全支持Verilog 2001
*支持眾多的ASIC和FPGA廠家?guī)?br /> *集成的Performance analyzer幫助分析性能瓶頸,加速仿真
*靈活的執(zhí)行模式,Debug模式可以進(jìn)行高效的調(diào)試,效率模式大幅度提高仿真速度
*加強(qiáng)的代碼覆蓋率功能Code coverage,能報(bào)告出statement 、branch、condition、
* expression、toggle、fsm等多種覆蓋率情況,進(jìn)一步提高了測(cè)試的完整性
*同一波形窗口可以顯示多組波形,并且能進(jìn)行多種模式的波形比較(Wave Compare)
*先進(jìn)的功能,可以方便地訪問VHDL或者VHDL和Verilog 混合設(shè)計(jì)中的下層模塊的信號(hào),便于設(shè)計(jì)調(diào)
*支持加密IP
*集成的 C調(diào)試器,支持 用C 語言完成測(cè)試平臺(tái)和模塊
*支持64位的系統(tǒng)
modelism使用教程
1、單擊File,將鼠標(biāo)移至New,選擇Project...,出現(xiàn)如圖所示的對(duì)話框。上邊的紅框填寫你要建立的工程名稱,比如我們要點(diǎn)亮一個(gè)led,就建立一個(gè)工程名為led的工程。下邊的紅框是指你要把工程建立在什么位置。其余的選項(xiàng)默認(rèn)即可。點(diǎn)擊ok2、接下來,點(diǎn)擊Create new File,在彈出的對(duì)話框中填寫文件名,比如led.v,add file as type,選擇verilog,點(diǎn)擊ok。因?yàn)槲覀円肕odelsim仿真,一般要有測(cè)試文件,再添加一個(gè)即可,和添加led.v步驟一樣。我起名為tb_led.v
3、分別雙擊文件名,進(jìn)入編輯模式。編寫代碼。保存后,將鼠標(biāo)放在其中一個(gè)文件,右鍵,compile->compile all。編譯通過后,會(huì)提示
# Compile of tb_led.v was successful.
# 2 compiles, 0 failed with no errors.
就可以進(jìn)行仿真了
4、點(diǎn)擊Simulate->start Simulation。記得把optimizationqian2的勾選去掉,點(diǎn)擊work前的加號(hào),選擇測(cè)試文件,比如我寫的是tb_led.v。ok。出現(xiàn)wave,現(xiàn)在把波形加進(jìn)去。在 tb_led文件右鍵 Add->To wave ->All items in design。開始運(yùn)行仿真,點(diǎn)擊像一本書旁邊帶雙箭頭的圖標(biāo)。再點(diǎn)擊放大鏡可以調(diào)節(jié)波形的時(shí)間軸的坐標(biāo)
下載地址
- 電腦版
modelism2020版(語言仿真軟件) v2020.4
- 本地下載通道:
- 浙江電信下載
- 北京聯(lián)通下載
- 江蘇電信下載
- 廣東電信下載
同類軟件
網(wǎng)友評(píng)論
共0條評(píng)論(您的評(píng)論需要經(jīng)過審核才能顯示)
分類列表
精彩發(fā)現(xiàn)
換一換精品推薦
-
學(xué)院派工具箱cad插件 輔助設(shè)計(jì) / 3.19M
查看 -
OriginLab OriginPro 2022中文版 v9.9.0.225 輔助設(shè)計(jì) / 1.77G
查看 -
multisim仿真軟件 v14.3 輔助設(shè)計(jì) / 887.44M
查看 -
xhtools小伙結(jié)構(gòu)工具箱 v2.0 輔助設(shè)計(jì) / 21.2M
查看 -
Autodesk Moldflow Adviser 2023完整版 輔助設(shè)計(jì) / 1.96G
查看
本類排行
月排行總排行